hehehehe

菜鸟

今日你签到了吗?论坛动态

来自 论坛2005-09-13 15:23

Re: DSP用的3.3V,1.8V如何产生?

可以用TI公司专门的给DSP供电的稳压芯片,TPS73HD318,它的两个输出就是3。3和1。8……
来自 论坛2005-09-12 15:38

TI的C64X系列介绍

TI的C64X系列介绍 美国德州仪器公司最新推出了下一代高性能定点数字处理器TMS320C6414, TMS320C6415 和 TMS320C6416, 本文主要从处理内……
来自 论坛2005-09-12 15:38

多核DSP结构与超核DSP结构

Internet爆炸性的增长,线路网络与分组网络的加速融合,对通信设备和应用提出 了一系列新的要求。目前的线路交换技术是在Internet时代之前很久设计的,由于它们 ……
来自 论坛2005-09-08 15:28

求救:关于ALTERA EPLD

使用EPM7128STC100-16(MAX70128s系列)编程,功能如下所诉: : 43个状态量输入到EPM7128当中,内部电路由三个完全相同的部分组成(A,B,C……
来自 论坛2005-09-08 15:28

Re: 请问一下ACEX1k -3的Global Clock能到多快

内部逻辑,133M肯定没问题 但若是要将GlobleCLK引到另外的pin做输出的话,好像就会遇到麻烦了 acex-3系列没有经过锁相测试,pin to pin的延时没有办……
来自 论坛2005-09-07 21:53

Re: 请问哪里有xhdl(可以将verilog转换成vhdl)?

XHDL的转换效果实在不怎么样,如果你的VHDL的东东比较复杂的话,建议 使用混合语言仿真,NC_VERILOG有这功能,不过具体怎么做就忘了。 XHDL有哥姐们用……
来自 论坛2005-09-07 21:52

也谈那本差劲的FPGA的书

《可编程ASIC集成数字系统》这本书不但没有太大的帮助,有时越读越糊涂,我把它 同Xinlinx的The Progranmmable Data Book 做了对比,发现基……
来自 论坛2005-09-06 21:02

大家求教啦!

大家好: : 我在作vhdl程序时,语法检验通过且无警告,但在综合时出现如下错误: : "predefined attribute LAST_VALUE not c……
来自 论坛2005-09-06 21:01

FPGA设计时如何减少占用的资源

首先看你对资源的定义, 通常的FPGAZH中,可以分为逻辑资源和布线资源。 显然你说的肯定是逻辑资源,其实还应该包括片内RAM(用ESB实现) 如果你是用VHDL或者Ve……
来自 论坛2005-09-06 20:36

贴一个实现三态总线的程序,请高手指点

library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;entity TEST is……
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