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今日你签到了吗?论坛动态

来自 论坛2015-03-09 19:57

DCM使用（转）

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时……
来自 论坛2015-03-09 19:56

RE: 3.3V的FPGA，我给他接进去的信号峰峰值到3.4V多点，有危险吗？

没什么大问题……
来自 论坛2015-02-06 14:58

RE: 《FPGA/CPLD应用设计200例》---精通这些例程，你就是专家了

……
来自 论坛2015-02-06 14:58

RE: ****玩转 FPGA 特权同学的书1

……
来自 论坛2015-02-06 14:58

RE: 华为公司编程语法规范

……
来自 论坛2015-02-06 14:58

RE: 《通向FPGA之路---七天玩转Altera》--又一牛人力作，基础篇+时序篇+验证篇

……
来自 论坛2015-02-06 14:57

RE: SINLINX开发板试用活动启动

性价比挺高……
来自 论坛2015-02-06 14:56

RE: 功放DIY

搞个发烧级的……
来自 论坛2015-02-01 22:06

Xilinx SDk的问题？求高手解决

不知道大家有没有用ISE14.7的SDK，在程序编译好之后，若要更改头文件（.h）的内容，重新编译没用，还要把.o文件全删，再重新编译才行。是我用的不对还是软件BUG呢？求解决？……
来自 论坛2015-01-29 11:09

RE: Verilog 代码风格规范--有一定参考性

不错，学习了……
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