火焰昌

菜鸟

今日你签到了吗?论坛动态

来自 论坛2015-09-04 11:39

时钟周期约束 TIMESPEC 定义派生时钟用法

TIMESPEC "TS_identifier2"= PERIOD "timegroup_name" "TS_identifier1"  [*|/] 倍数因子 [+|……
来自 论坛2015-08-14 17:08

ISIM 中如何观察内部(或定义的中间)信号

ISIM 中如何观察内部(或定义的中间)信号 比如 library IEEE; use IEEE.STD_LOGIC_1164.ALL; ……
来自 论坛2015-03-21 10:51

时钟上升沿下降沿同时采样仿真数据不对,求大神解救

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.s……
来自 论坛2015-03-06 21:37

VHDL INOUT 信号仿真

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.……
来自 论坛2014-07-25 09:21

RE: 菜鸟 VHDL 求助

我已经解决了,信号的赋值是有有迟的,执行完后第一个WAIT FOR 语句后,a,b实现赋值,a为10,b为20再执行  a<=b; b<=……
来自 论坛2014-07-23 16:30

菜鸟 VHDL 求助

P2:PROCESS BEGIN     a<=10;     b<=20; ……
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