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今日你签到了吗?论坛动态

来自 论坛2012-03-08 14:49

RE: FPGA 最适合初学者资料

官方手册还有官方范例才是经典,国内很多书籍都是手册的直译!当然前提是,英语必须不是短板。……
来自 论坛2012-03-08 14:32

RE: Quartus中调用IP核,求高手帮助啊!!!

调用IP核的目的就是为了拿他当黑盒子使用,所谓乱码是官方采用的加密,就算不是乱码,恐怕也只有编译器能看懂。当然,在仿真该Ip核时,官方可能还会给你点内部信号时序参考。……
来自 论坛2012-03-08 14:22

RE: verilog设计经验总结

熟悉组合逻辑,时序逻辑以及寄存器的相关特性,很多语法规则就会显而易见。硬件无法实现,语言再怎么描述也是突然。HDl语言大约30%的语法是描述硬件电路,70%用来验证设计!……
来自 论坛2012-03-08 14:05

RE: 时序分析与优化相关资料

针对此专题,Altera官方有很多经典的PPT及免费的课程。不知楼主的资料是否源于此。……
来自 论坛2012-03-08 13:58

RE: 跨时钟域处理方法

对此课题,国外牛人Clifford E. Cummings 有著名的会议论文涉及。 Asynchronous & Synchronous Reset Design Tec……
来自 论坛2012-03-08 13:55

modelsim之使用脚本加速仿真流程(原创)

在用modelsim进行仿真时,初学者常用图形用户界面,如果重复多次代码修改仿真,图形用户界面控制modelsim的效率会大大下降。在此提供另一种方法加速仿真。用Tcl语言编写脚本……
来自 论坛2012-03-08 13:45

RE: 关于verilog中for循环语句的一些思考

根据verilog HDL的面向硬件思想,硬件电路不同于汇编指令没有循环的概念。编译器对for语句的解释只是机械的重复所包含语句,for可包含的语句只能为组合逻辑或寄存器移位等简单……
来自 论坛2012-03-08 13:38

RE: 请问xilinx 和 altera 的FPGA的特点和区别?

用作数字逻辑,两者区别不大。用作MCU,Altera的Nios II软核更具优势。两者均有集成硬核趋势。未来集成是王道。……
来自 论坛2012-03-08 13:34

RE: 状态机里面的计数,请求指点 多谢

“每个状态机保持时间长10s,到10s时间后转换到下一状态” 找到绝对该10S的计数器,在此状态内,通过判断该计数器的值来控制ad7818_start 输出……
来自 论坛2012-03-08 13:22

RE: fpga控制sdram请教

应该都是为le满足SDRAM采样数据时有足够的setup time。……
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