悬崖若壁的论坛动态

来自论坛2015-08-12 10:10

RE: 初学Verilog，请求帮助，关于仿真不理解

经过试验，我把仿真时间全部加大，波形就对了，但是在d的输出波形上还是有一个类似毛刺性质的东西，不理解，出现这种问题是不是选的器件的原因，还有就是与非门启动的时候有延时？难道仿……

来自论坛2015-08-12 09:32

module assigntest(a,b,c,d); input a; input b; output c; output d; assign c=a&b; ……