不是的，只是把它当个数据缓存用用。不过最近的开发中也用到了类似cpu的思想，蛮有意思的，搞嵌入式开发目前对我来说难度比较大，还需要历练，呵呵……
恩，是的。用的是v4的 xc4vlx40。系统时钟用的是100M，高频部分加DCM就可以了吧。频率高了时序和功耗都是问题，而且板子也不能就只是个ddr接口的，一般其他模块都不会要求……
讲得很好啊！
最近也用到了 BlackBox，发现其实工程中可以不用添加Wrapper文件的，但在调用模块中对黑盒模块的例化和属性声明是必要的。
还有一点，在单独对黑盒模块仿真……
是的！我结合synplify的compile points方法已经成功给各模块建立了portion，然而时仿时没有通过，后来把各子模块换成了网表文件时仿就OK了。
compile……
我也有这层担心。但是时序没学好前只有借助好一点的综合工具了
以前用quantusII，也用synplify综合，生成的vqm网表文件就能运用到logiclock的增量编译技术……
我在assign pin时出现如下错误：
ERROR:FloorplanEditorC - dd(6): The IO standard specified is not VCC……
如果我的工程中有几个子模块是edf的网表，当其它模块有改动重新综合时，网表类型的子模块会被重新综合吗？如果会，两次综合的结果是否还会保持一致（仅指该网表模块）？
P.S 当初……
多谢帮忙！
我用的是Modelsim6.5b，你是时序仿真吗？我功能仿真时也是正序显示的，只是时序仿真时反过来了……
