刚刚看到，原来BL讲的就是我这个问题。那么还想请问一下，这个BL是怎么设置成2、4、8的呢？是DQS的关系吗？……
如题。我看到的时序图上都是，先来一个地址信号，紧接着来好几个数据信号。可是就我的理解，应该一个地址就只能存放一个数据吧。这一次连续好几个是怎么回事啊？难道是说DDR中的地址会自动加……
楼主知不知道怎么同时用两个PLL呢？我同时用两个PLL，它们的时钟源是同一个，但是quartus编译的时候会报warning，The parameters of the PLL1 ……
嗯，是这样的，因为系统中用到了多个时钟，而我用的芯片一个锁相环最多支持5个输出，所以在设计中我需要用到两个PLL，而这两个PLL是共享同一个时钟源GCLK的。但是在编译的时候Qua……
嗯，好的。是不是我就可以理解成，FPGA上所谓的DQ、DQS专用管脚，也不过是多加了几个寄存器，在输入信号的时序上做了一些调整，这样用户就省去了自己计算建立保持时间的麻烦。但是如果……
我想参与到Altera FPGA开发办的DIY活动中来，可是这个要怎么报名呢？活动是赠送大家开发板和元器件然后各自进行开发调试，然后上传成果分享经验吗？……
谢谢！请问您说的慢速是多慢呢？另外，我的DDR的DQ、DQS是随意连接的，并没有连接到FPGA的专用存储器接口上，不知道这样的话会造成什么样的影响呢？……
我把FPGA的3、4、5、6bank用于与DDR1接口相连接。DDR的I/O电压是2.5V，可是FPGA的这几个bank的VCCIO我却都连到3.3V上了。这对后续的电路设计会造成……
