谢谢！再问下对于xilinx的FPGA，在ISE上怎么实现呢？……
用安富利的EXP扩展接口应该可以，它就是针对FPGA平台支持千兆速率的数据传输而开发的……
请教各位，怎么将自己写的verilog代码模块封装成网表型式的IP核呢？
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特权同学的基于FPGA的SDRAM控制程序
http://share.eepw.com.cn/share/download/id/61367
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发现链接都不能用啊，就自己传上来吧。
xilinx提供的 SDRAM sample：
http://share.eepw.com.cn/share/download/id/……
另外，用FIFO实现跨时钟域时，需要判断fifo里还剩多少数据时，要对fifo写了多少数据、读了多少数据进行计算并对结果相减，这时又遇到了跨时钟域的问题，怎么能避免呢？……
附上特权同学的代码地址
经典三星SDR SDRAM读写verilog代码分享
http://www.****.com/ilove314/blog/11-09/231614_07……
