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菜鸟

今日你签到了吗?论坛动态

来自 论坛2011-03-25 20:54

RE: 关于模块间参数更改的程序

可能是这么一个原因: 'include ""语句将Annotate.v包含到了模块Test里,在执行Test.v时,就会对Annotate.v进行预处理,也就……
来自 论坛2011-03-25 07:26

关于模块间参数更改的程序

在夏老师的书里有这么一个例子: 'include "Top.v" 'include "Block.v" 'include "……
来自 论坛2010-06-26 20:52

在夏老师书上看到两个例子,没明白,请教网友下

在夏老师书上看到两个例子,没明白,请教网友下: 1: always@(a or b)        case(a)……
来自 论坛2010-05-29 14:26

分享:英文文献-夏宇闻的Verilog教程所翻译的原版教程

就不多说了,喜欢的就下载吧 Verilog HDL A Guide to Digital Design and Synthesis, Second Edition.rar……
来自 论坛2010-05-29 14:22

RE: 关于缩减运算符

特意找了英文资料,证明老夏错了:  ……
来自 论坛2010-05-29 14:04

RE: 关于缩减运算符

唉,老夏的这本书也信不过……
来自 论坛2010-05-28 19:48

RE: 本站大神Tony告别贴,回帖统统加分

Tony 走好,顺风!……
来自 论坛2010-05-28 19:46

RE: 关于缩减运算符

夏宇闻的Verilog教程里是这样说的: 第一步先将操作数的第一位和第二位进行与、或、非运算;第二步将运算结果和第三位进行与、或、非运算,以此类推,直至最后一位。 实在不能理解……
来自 论坛2010-05-28 10:32

RE: 各位大侠,请教时序逻辑组合逻辑的概念问题

其实就是一个异或门后面加上一个带异步复位的D触发器,前者算组合,后者算时序 这句算是点醒我了,谢谢了,呵呵……
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