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来自 论坛2018-08-17 14:03

Verilog仿真与实际需求不一致,求大神帮看看问题出在na

需求描述:XB_HIGH_IN输入下降沿时,H_Trig_OUT立即输出一个负脉冲 仿真结果:H_Trig_OUT输出的波形有4个clk的延时,求大神指教是什么导……
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